（記者游美菱台北報導）系統單晶片(System-on-a-Chip, SoC)的設計，已是半導體業不可抵擋的趨勢。巨有科技因應SoC設計的技術演進，持續建立完整的SoC設計開發環境，以設計及提供矽智財(SIP)相關服務給客戶為重點業務，有效幫助客戶減輕IC即時上市與即時量產的壓力，今年一月份營收大幅成長二倍，達四千四百餘萬元。

　　巨有科技總經理賴志賢指出，為充實巨有科技的SoC矽智財資源庫，巨有與台大資工系超大型積體電路實驗室及台大電機計算機結構實驗室合作，進行低功率基本SoC計算元件研發與設計，以台積電0.25微米以下的先進製程開發，這項產學合作案日前已有具體的成果。所設計之SIP元件包括加法器(adder)、乘法器(Multiplier)、除法器(Divider)、多工器(Multiplexer)、計數器(Counter)、移位器(Shifter)、比較器(Comparator)及算術邏輯單元(Arithmetic and Logic Unit)等等，皆以各種最新或創新性的低功率設計方法設計而成。

　　台大資工系教授同時也是台大計算機及資訊網路中心主任，以及這項合作案的負責人賴飛羆教授表示，低功率電路設計可以說是一項不可或缺的規格需求，尤其在系統單晶片及無線通訊產品的應用，更凸顯了低功率的重要。手持式產品要延長電池使用時間，電路及IC零組件設計一定要考量功率消耗。

　　在這次的產學合作案中，大量運用多種低功率電路設計的方法，包括應用廣泛的時脈拴鎖控制(clock gating)、多重時序(multiple clock)等技巧。架構設計方面，則廣泛運用邏輯合成電路最佳化設計，其中利用省電多工器來進行加法器的合成，使加法器達到低功率消耗的目標，可以說是一項創新的嘗試。另外在計數器設計上，採用研究出的電路分割(Circuit Partition)方法，配合多時脈控制，設計出相當省電的計數器。本計畫執行約一年，依架構不同約可節省三至六成，平均節省四成的功耗，合作成果將進行專利之共同申請，已於年初遞交專利申請書。 面對市場未來對於低功耗設計的廣大需求，巨有對低功率元件預先投資研發相關資源，進行低功耗基本IP元件的合作開發，未來不排除與學界更多相關的IP設計開發，並將與重要的IP研發廠商合作。 巨有去年自結營收為三億二千萬元，較上年度成長一二．六％，去年國外營收比重達四三％，成長近五％，賴志賢表示去年第四季起設計及出貨訂單增溫，今年業績成長可期，預估今年營收可望大幅成長並轉虧為盈。巨有0.18微米設計製程能力已成熟，專案設計營收佔總營業額的一成以上，目前刻在進行0.13微米設計環境的導入，預計年底將可掌握國外客戶的0.13微米設計專案。