(經濟日報94年12月9日 記者 翁永全 台北訊)因應國外客戶需求，IC設計應用工具不斷推陳出新，90奈米已超越傳統EDA界限設計方式，新型態的EDA設計平台顯得格外重要。

　　巨有科技秉持「客戶在哪裡，服務就到哪裡」的理念，導入最新的Synopsys IC Compiler到設計作業中，從RTL到邏輯合成、實體佈局(GDSII)，對時脈收斂、快速解決SI、PI問題及奈米(90及65nm)Physical各項設計限制條件，可確認設計正確無誤。

　　Synopsys IC Compiler可將實體合成、時脈數合成、繞線、良率最佳化，與簽證(sign-off)相互關聯性整合，避免潛在風險，減少Design ECO的次數。此外，設計限制條件數量大幅成長，複雜度也越來越高，設計人員需花費大量時間來確認限制條件。巨有採用Synopsys IC Compiler後，除縮短人力花費外，更把Synopsys IC Compiler的SDC驗證功能變成標準的作業流程，前段設計人員將gate-level的netlist交給後段人員進行佈局及繞線前，做最後確認動作。

　　Synopsys最新的IC Compiler能針對RTL一直到晶片製程，提供時序、區域、耗電量、測試性與良率共同一致的最佳化；可從限制條件中找出相關問題，設計人員利用這些資訊來確認和修正問題，可輕易修正實體設計方面時脈問題，提高工程設計品質及及滿足高階客戶需求。