聯發科、世芯、創意誰受惠？ASIC轉向COT模式 台廠卡位戰全面開打
聯發科、世芯、創意等台廠迎來新一輪卡位戰
2026.08.22 工商時報 張珈睿
AI算力需求持续扩张，北美云端服务供货商（CSP）为降低芯片成本并分散供应风险，客制化芯片合作模式正由单一ASIC业者统包，转向客户主导的COT（Customer Owned Tooling）模式。随Google扩大与AMD、Marvell及联发科等业者合作，AI ASIC市场逐步走向多供货商、Chiplet分工，联发科、世芯-KY、创意等台厂亦迎来新一轮卡位战。
业界指出，传统ASIC模式由供货商包办IP、设计、晶圆制造、封装测试与量产，并向客户提供完整芯片，COT则由CSP掌握芯片架构与前端设计，再分别寻找实体设计、IP、晶圆代工及先进封装伙伴，并逐项拆解成本。随AI芯片规模扩大，运算晶粒、I/O晶粒、内存晶粒及高速传输接口甚至可能交由不同业者负责，ASIC供应链因此更加碎片化。
Google近期扩大自研芯片生态系，除既有合作伙伴外，传出也将与AMD合作，承接更多AI ASIC任务。Marvell亦宣布与Google签署涵盖AI处理器、储存及网络芯片的广泛合作协议。市场解读，Google正降低对单一统包供货商的依赖，为不同世代与工作负载建立多元供应体系。
不过，供货商增加不等于既有项目遭到转单。法人分析，联发科已取得并执行中的2027年至2028年ASIC项目，与后续世代重新竞标应分开观察。联发科首颗AI加速器预计2026年第四季量产，2026年数据中心营收将超过20亿美元，第二颗ASIC亦进入先进封装验证阶段，预计2028年放量。公司并将2027年AI加速器市场机会上调至800亿美元，目标市占率达15％至20％。世芯-KY亦直指COT已成为明确产业趋势。公司表示，在典型COT架构下，CSP负责前端设计与架构，世芯则可承接实体设计，并与台积及封测伙伴共同完成量产。